根據國際器件和系統路線圖（IRDS2023），在集成電路邏輯技術領域，互補場效晶體管（CFET）是繼FinFET和水平GAA之后的下一代晶體管架構。CFET技術通過將NMOS與PMOS器件垂直堆疊，改變傳統平面工藝或FinFET/GAA的水平布局模式，在更小的空間內實現更高的集成密度和更佳的性能。
近日，微電子所基于自主研發的垂直溝道技術，提出和研制出一種單片集成的互補垂直溝道晶體管結構（CVFET）。該結構制造工藝采用與CMOS制造工藝兼容的雙側面技術，通過兩步外延工藝分別控制納米片溝道厚度和柵極長度，實現了n型和p型納米片晶體管的上下堆疊和自對準一體集成。其電學特性如下：上下層（NMOS/PMOS）器件的亞閾值擺幅（SS）分別為69 mV/dec和72 mV/dec，漏致勢壘降低（DIBL）分別為12 mV/V和18 mV/V,電流開關比（Ion/Ioff）分別為3.1×106和5.4×106。其CMOS反相器可實現正常的信號相位反轉功能，在1.2 V的電源電壓（VDD）下，反相器增益為13 V/V；在0.8 V的工作電壓下，高電平噪聲容限（NMH）和低電平噪聲容限（NML）分別為0.343 V和0.245 V。
該研究成果以“Complementary Vertical FETs (CVFETs) Enabled by a Novel Dual-Side Process”（DOI. 10.1109/LED.2025.3587989）為題，于2025年7月正式發表在 IEEE Electron Device Letters期刊上。該項研究得到了國家自然科學基金、中國科學院戰略性先導專項（A類）等項目的支持。
論文鏈接：https://ieeexplore.ieee.org/document/11077411
圖1：(a) 單片集成CVFET器件結構圖； (b) 單片集成CVFET器件的TEM截面圖和（c-f）EDX元素分布圖
圖2：（a）單片集成CVFET器件中NMOS和PMOS器件的Id-Vg轉移特性曲線; （b）CVFET反相器電壓傳輸特性；（c）在VDD=0.8 V下，反相器的噪聲容限值
表一 CVFET與CFET技術對比
（來源：中國科學院微電子研究所）
